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芯片封裝完整性-封裝打線強(qiáng)度試驗(yàn)

描述：

芯片進(jìn)行封裝時(shí)，需利用金屬線材，將芯片(Chip)及導(dǎo)線架(Lead Frame)做連接，由于封裝時(shí)，可能有強(qiáng)度不足與污染的風(fēng)險(xiǎn)。此實(shí)驗(yàn)?zāi)康?，即為藉由打線拉力(Wire Bond Ppull)與推力(Wire Bond Shear)來(lái)驗(yàn)證接合能力，確保其封裝可抵抗外在應(yīng)力。

應(yīng)用范圍：

集成電路。

測(cè)試圖片：

金球推力試驗(yàn)

測(cè)試圖片